JEVeC DAY 2019 技術セミナー

技術セミナー(1階ホール)

午前

11:00~11:20

UML to RTLによるハードウェア/システム設計の実際

ロボットやエッジ・IoT機器などの、品質/安全性の向上や付加価値の創造は様々な分野のエンジニアの共同作業が必須です。これをどのように実現することができるか、実際に設計ドキュメントの質を高めて仕様の共通理解を促進し、成果物のメンテナンス性や再利用性が向上する設計例をもとに紹介します。

澤村明寛 氏
オーバートーン株式会社
開発部
部長
11:20~11:40

高位合成技術と並列分散処理
~CNN事例を通して~

高位合成で電子回路を設計する際に、SystemCや拡張C言語で回路のプロセス間の接続構造を記述できる場合と、純粋なソフトウェア言語であるC/C++でアルゴリズムのみを記述する場合では、複数プロセスの扱い、表現に差がある。小規模CNN事例を用いて、その優劣を議論する。また、パイプライン回路設計において、性能面積のチューニングを行う際に高位合成がRTL設計より優れている点を解説する。

若林一敏 氏
NEC
スマートインダストリー本部
シニアエキスパート
データサイエンス研究所
主幹研究員
11:40~12:00

米国/欧州のDVConで見えた半導体/システムの設計と検証に関する技術の世界水準

DVConはSystemVerilog、UPF、PSL、UVM、PSSなど、IEEEへの寄贈なども視野に、業界で求められる標準規格や言語、手法を策定してきた団体 – Accellera System Initiativesが主催するカンファレンスで、ユーザの論文セッションを中心に、ポスターセッション、パネルディスカッション、チュートリアル、ワークショップ、展示などで構成されています。
2019年2月に米国/サンノゼで、2019年10月にドイツ/ミュンヘンで開催されたDVConを視察し、得られた設計と検証に関する情報のすべてをお伝えすることはできませんが、そのエッセンスをレポートします。普段なかなか得ることのできない情報や現地の雰囲気に触れる一助となりましたら幸いです。

三橋明城男 氏
EE Tech Focus合同会社
代表社長

午後

14:00~14:20

構想設計による手戻りゼロ設計事例と企業連携の取り組み
~ 複合機エレキの構想段階で広がる協調設計の輪 ~

RICOHでは、LSI・パッケージ・ボードを俯瞰した構想設計の環境を構築し、設計手戻りの削減を達成しています。 本講演では構想段階におけるSI/PI/EMI解析への適用事例のご紹介とさらなる協調を目指した社外との連携の取り組みについてご紹介します。

中根信夫 氏
株式会社リコー
オフィスプリンティング事業本部
SP事業センター
14:20~14:40

はんだ付け不要で組立てできるIoTセンサモジュールのプロトタイピング
~ アディティブ・マニュファクチャリング技術を使ったセンサモジュールの試作 ~

IoT/M2Mなどがきっかけとなり、フレキシブル基板や部品内蔵モジュール、FO-WLPなど新しいパッケージの需要が増え、さらに3D-MID技術、Additive Manufacturingなど次世代技術への期待が高まっている。このような新しい実装技術に対応するエレメカ協調設計のための3次元電気系CAD『CR-8000 Design Force』による小型プラットフォーム「Leafony」の設計事例を紹介する。

長谷川清久 氏
株式会社図研
EDA事業部 EL開発部
EL3セクション
AIグループ
シニア・パートナー
14:40~15:00

Scientific Analog社 XMODELのご紹介
~SystemVerilogで動作する高速Analog/Mixed-Signalシミュレータ~

SystemVerilogをベースとして動作するアナログ/ミックスド・シグナルシミュレータ『XMODEL』をご紹介します。本製品は,独自の回路モデリング技術と,イベントドリブンシミュレーションエンジンにより,アナログ回路をディジタルの標準シミュレーション・検証環境であるSystemVerilog上で高速かつ高精度にシミュレーションすることを可能にし,トップダウン・ボトムアップ・サインオフと全ての設計局面においてご活用いただけるプラットフォームを提供します。

六川裕幸 氏
株式会社ジーダット
営業技術2部
部長
7月 27, 2019